Полупроводниковая промышленность впервые за более чем десятилетие вносит серьезные изменения в новый тип транзисторов, переходя к следующему поколению структур, называемых FET с кольцевым затвором (GAA).
Хотя транзисторы GAA еще не поступили в продажу, многие эксперты отрасли задаются вопросом, как долго будет продолжаться внедрение этой технологии и какая новая архитектура придет ей на смену. Согласно различным дорожным картам, если не произойдет серьезных задержек, сегодняшняя структура GAA должна быть реализована и расширена до исчерпания трех технических узлов продукта.
Кроме того, отрасль оценивает несколько транзисторных кандидатов, каждый из которых имеет технические недостатки. Даже разработка продукта-кандидата, успешно продлевающего срок службы КМОП-транзисторов на десятилетие, потребует значительных ресурсов и инноваций.
Однако в краткосрочной перспективе у отрасли есть четкий путь к переходу на самые высокопроизводительные микросхемы. Традиционно для продвижения новых микросхем производители ИС разрабатывают систему-на-кристалле (SoC) и в каждое поколение устройств встраивают все больше транзисторов. Транзисторы являются ключевым компонентом микросхем, выполняя роль переключателей в устройствах.
Эта формула называется масштабированием чипов, и каждый чип стоит примерно одинаково до тех пор, пока промышленность может разрабатывать новые, более быстрые транзисторы, потребляющие столько же или меньше энергии. С 2011 года поставщики выпускают микросхемы на основе транзисторов усовершенствованного типа, называемых finFET. Однако в скором времени finFET достигнет своего предела, что приведет к необходимости разработки новых технологий для 3-нм и/или 2-нм технологических узлов. Под узлами понимаются технические характеристики, технологические процессы и правила проектирования для того или иного поколения технологий. Технологические процессы — это составы, используемые для изготовления микросхем на заводе по производству пластин. В индустрии микросхем узлы свыше 2 нм стали называть ангстремными узлами).
При нормах 2 нм и/или 3 нм ведущие разработчики и их заказчики в конечном итоге перейдут на транзисторы типа GAA, называемые нанолистовыми FET. GAA FET обеспечивают более высокую производительность при меньшей мощности, чем FINFets, но они более дороги в разработке и производстве.
Инженеры знают, что даже современные конструкции GAA рано или поздно столкнутся с ограничениями по производительности. Промышленность строит планы на будущее, оценивая несколько будущих типов транзисторов после 2 нм, включая двумерные устройства, ФЭТ на углеродных нанотрубках, CFEts, ФЭТ с вилочной пластиной и ФЭТ с вертикальным переносом. Пока нет единого мнения относительно 2 нм.
Хотя эти новые структуры могут обеспечить удивительные электрические свойства, их трудно изготовить. В результате большинство людей так и не переходят из лаборатории на фабрику. На практике промышленность может поддержать только одного кандидата в транзисторы.
Но это не единственное соображение. «[У нас есть] новые транзисторные архитектуры», — сказал Чунг Хун Лин, старший директор и главный инженер Intel, в своем выступлении на недавней конференции IEDM. «Помимо транзисторной части технологии, существуют также новые архитектуры, например, новые системы передачи энергии. Кроме того, очень популярна и важна упаковка».
На самом деле малые микросхемы, являясь передовой формой упаковки, вызвали большой интерес по целому ряду причин. При использовании малых микросхем дизайн «голых» микросхем разбивается на более мелкие части, которые после изготовления и сегментации собираются в усовершенствованную упаковку. Использование малых микросхем позволяет ускорить выход на рынок, увеличить объемы производства и снизить затраты. По мере того как масштабирование расстояния между элементами становится все более сложным и дорогим, стекированные малые чипы становятся привлекательным решением для конкретных высокопроизводительных приложений.
Одним словом, для поддержания темпов развития отрасли необходим целостный подход к оптимизации производительности от транзисторов до систем.
Проблема транзисторов
На протяжении десятилетий индустрия интегральных схем работает по одной и той же базовой формуле. Каждые 18-24 месяца производители микросхем выпускают новую технологию с более высокой плотностью транзисторов, что позволяет снизить стоимость одного транзистора. На каждом узле микросхем производители расширяют характеристики транзисторов в 0,7 раза, что позволяет при той же мощности увеличить производительность на 40% и уменьшить площадь на 50%. Масштабирование микросхем является основой для большинства новых электронных устройств, которые выполняют все больше функций на более высоких скоростях с меньшими затратами энергии.
Используя плоские транзисторы, полупроводниковая промышленность продвигает различные технологические узлы на каждом технологическом узле с помощью передовых инструментов литографии и других технологических усовершенствований. Но примерно в 2011 году, когда плоские транзисторы стали страдать от эффекта короткого канала, отрасль столкнулась с проблемой 20-нм технологии. «Например, ток может просачиваться между истоком и стоком даже тогда, когда сток должен быть выключен», — говорит Нерисса Дрегер, директор проекта в исследовательском университете Lam.
Плоские транзисторы пока оптимизированы для чипов с нормами 22 нм и выше, но отрасли необходимо новое решение. Компания Intel начала производство транзисторов finFET на 22-нм техпроцессе в 2011 году. Позже литейное производство было переведено на 16 нм/14 нм finFET.
FinFET имеет ряд преимуществ перед планарными транзисторами. «По сравнению с предыдущими плоскими транзисторами, ребра с затворами, соприкасающимися с трех сторон, обеспечивают лучший контроль над каналами, формируемыми внутри ребер», — сказал Дрегер.
Используя различные технологические операции на заводах, производители микросхем уменьшили и увеличили размеры finFET до 7 и 5 нм, что позволило создать новые высокопроизводительные микросхемы.
Однако для многих микросхем finFET не требуется. В цифровых микросхемах, аналоговых, радиочастотных и других устройствах по-прежнему используются плоские транзисторы. Все они процветают. Например, 28-нм плоские изделия остаются одним из крупнейших рынков по узлам.
Например, в последнем квартале доходы компании Umc от реализации 28-нм технологии выросли на 75%. «Рост выручки на 75% в годовом исчислении отражает высокий спрос на микросхемы, связанные с 5G, Интернетом вещей и автомобилями, — говорит Джейсон Ванг, сопрезидент компании UmC.
В то же время миниатюризация микросхем ставит особые задачи. При нормах 7 нм и ниже статическая утечка становится проблемой, и преимущества в мощности и производительности начинают уменьшаться. В настоящее время прирост производительности находится в диапазоне 15-20%.
Когда ширина ребра finFET достигает 5 нм (вблизи узла 3 нм), расстояние между контактами поликристаллического кремния (CPP) становится предельным и составляет около 45 нм, а расстояние между металлами — 22 нм. CPP — это расстояние, разделяющее центры соседних контактов затвора.
Тем не менее, промышленность нуждается в более быстрых чипах с нормами более 5 нм. «Уже сейчас мы можем использовать в 10 раз больше вычислительной мощности», — говорит Аки Фуджимура, исполнительный директор компании D2S. «Тяжелые моделирования, такие как прогнозирование погоды, майнинг биткоинов или глубокое обучение, стимулируют спрос на чипы с нормами 3 нм и выше. К счастью, мы будем продолжать масштабироваться, даже несмотря на изменение закона Мура».
Скоро будет: GAA FEts, Chiplets
Сегодня Intel, Samsung и TSMC разрабатывают 3-нм техпроцесс, и несколько компаний используют его для создания чипов.
Это дорогостоящее мероприятие. «Средняя стоимость разработки 28-нм чипа составляет 40 млн. долл.», — говорит Гендель Джонс, генеральный директор компании IBS. «Для сравнения: разработка 7-нм чипа обошлась в 217 млн. долл., а 5-нм устройства — в 416 млн. долл. Дизайн 3-нм устройства будет стоить до 590 млн. долл.».
Кроме того, контрактные заказчики сталкиваются с жестким выбором на 3 нм. В отличие от предыдущих узлов, чипмейкеры идут по одному и тому же транзисторному пути, а контрактные поставщики разрабатывают разные 3-нм технологии. Samsung планирует перейти от finFET на 5-нм нодах к GAA на 3-нм нодах. Intel и TSMC, напротив, планируют расширить finFET на 3 нм, а затем перейти к GAA на 2 нм.
Samsung, напротив, хочет конкурировать в эпоху GAA. Компания объявила о выпуске ранней версии 3-нм GAA в 2022 году, а «производительной версии» — в 2023 году.
Это позволит Samsung опередить конкурентов. «TSMC, скорее всего, будет иметь 2-нм техпроцесс на основе GAA, который планируется выпустить в 2025 году. Техпроцесс Intel 20A, или 2 нм, основан на GAA. Его запуск запланирован на 2024 год», — сказал Ванг.
Все ведущие чипмейкеры разрабатывают популярный GAA-транзистор — Nanosheet FET (Intel называет его RibbonFET). Нанолистовой FET представляет собой finFET, повернутый на 90 градусов, чтобы получить горизонтально уложенные ребра с вертикальным материалом затвора в середине каждого ребра. Каждое ребро напоминает лист бумаги, проход.
На первый взгляд, преимущество в миниатюризации между 3-нм finFET и нанолистами кажется незначительным. По оценкам аналитиков, оба обеспечивают 48-нм CPP с 22-нм расстоянием между металлами.
Тем не менее, нанолистовая структура имеет существенные преимущества. «Транзистор с затворным обходом или GAA — это улучшенная транзисторная структура, в которой затвор касается канала со всех сторон и достигается непрерывное масштабирование», — поясняет Дрегер из Lam. «Это позволяет улучшить контроль над каналом по сравнению с finFET».
В отличие от finFET, ширина устройства определяется количественно. В нанолистах разработчики могут изменять ширину листа. Более широкие листы обеспечивают больший ток накопителя и большую производительность. Более узкая нанолистовая пластина имеет меньший ток, но занимает меньшую площадь.
Недостатком нанолистов является низкая производительность pFET из-за низкой подвижности дырок в каналах на основе кремния.
Одним из решений этой проблемы, описанным IBM в IEDM, является pFET, использующий материал канала кремний-германий (SiGe) со сжатой деформацией. «Нанолистовой pFET с SiGe-каналом обеспечивает увеличение подвижности на 40% и производительности на 10% по сравнению с кремниевым каналом, а также снижение порогового напряжения (Vt) и улучшение температурной нестабильности при отрицательном смещении (NBTI)», — говорит Рукианг Бао, старший инженерный менеджер IBM.
Изготовление нанолистовых ФЭТ сопряжено со значительными трудностями. При этом эпитаксиальные инструменты наносят на подложку сверхтонкие чередующиеся слои SiGe и кремния, образуя сверхрешетчатую структуру. Такие структуры могут содержать три, пять и более слоев каждого материала.
В сверхрешетчатой структуре вытравливаются крошечные вертикальные ребра. Затем формируется внутренняя прокладка. При интервальном травлении внешняя часть слоя SiGe в сверхрешетчатой структуре вдавливается, а затем заполняется диэлектрическим материалом.
Затем формируется исток/сток. Затем слой SiGe в сверхрешетчатой структуре удаляется, оставляя после себя кремниевую подложку или лист, образующий канал. Наконец, формируется затвор путем осаждения диэлектрика с высоким К и металлического материала затвора.
Каждый этап представляет собой сложную задачу. Как и в любом другом процессе, цель состоит в том, чтобы создать микросхему без дефектов. Для этого необходимо внедрить на заводе продуманную стратегию управления процессом.
«Управление процессом на малых узлах является более сложной задачей», — говорит Джули Пли, директор по качеству материалов компании Brewer Science. «Это объясняется несколькими причинами: 1) для обнаружения значимых сигналов на малых узлах необходимо постоянно снижать предел обнаружения; 2) для обеспечения более высокого уровня контроля технологические сигналы могут быть дополнительно уточнены и уменьшены; 3) стоимость материалов на малых узлах в целом возрастает, что делает раннее обнаружение и коррекцию более важными, чем когда-либо, для снижения потенциальных потерь».
На уровне 3 нм и далее отрасли потребуются новые инновации и фабрики. К ним относятся:
- Катодная ультрафиолетовая (EUV) литография. Используя длину волны 13,5 нм, EUV позволяет наносить на поверхность крошечные элементы с размерами 7 и 5 нм. В настоящее время разрабатывается следующее поколение высоконаправленного EUV, которое предполагает нанесение рисунка на более мелкие элементы размером более 3 нм:
- Обработка на атомарном уровне. Осаждение атомных слоев (ALD) и следующее поколение технологий травления необходимы для осаждения и травления материалов в структурах.
- Контроль стоимости и метрология. Необходимы новые методы поиска дефектов и их измерения.
Производство транзисторов — это только одна часть решения для 3-нм системы. Важнейшее значение имеет дизайн кристалла. Внутрикристальные соединения, сборка и упаковка должны минимизировать влияние на производительность устройства и системы.
На выставке IEDM компания Imec предложила решение этой проблемы — 3D SoC. В одном из примеров Imec разработала 3D-конструкцию с 256 ядрами. Однако для этого необходимы расширенные возможности проектирования. «Для этого требуются специальные средства EDA, которые могут одновременно работать с обоими дизайнами, используя автоматизированные инструменты для разделения системы и 3D-оптимизации критического пути при компоновке и маршрутизации, что выводит малые чипы на новый уровень», — говорит Драгомир Милоевич, главный научный сотрудник Imec.
Выбор будущего
Технология микросхем продолжает развиваться, в то время как расширение транзисторов замедляется. Согласно Международной дорожной карте оборудования и систем (IRDS), при отсутствии каких-либо задержек ожидается, что нанолистовые FET будут хорошо работать в трех технологических поколениях — от 3-нм узлов в 2022 году до 2-нм в 2025 году и 1,5-нм в 2028 году.
В документе IEDM компания TEL описывает возможный путь масштабирования нанолистов. По данным TEL, нанолистовой FET первого поколения может состоять из трех нанолистов, каждый из которых имеет ширину 30 нм. В таком устройстве используется 48-нм CPP и 22-нм расстояние между металлами.
Затем, масштабируя устройство до 0,73X, можно модифицировать второе поколение 4-чиповых FET, в котором используются = >; 46 нм CPP и = & gt; 18-нм металлическое расстояние, сообщает компания. Устройства третьего поколения могут увеличить эти размеры в 0,78 раза.
По данным IRDS, к 2031 году нанолистовые FET могут перестать обеспечивать требуемую производительность при низком энергопотреблении и стоимости. В дорожной карте ожидается переход к новым транзисторам — комплементарным FET (CFET), изготавливаемым на узлах порядка 1 нм.
Дорожная карта Imec рассказывает несколько иную историю. Институт планирует расширение нанолиста до 2027 года, после чего появятся вилочковые FET. Затем, примерно в 2029 году, появятся CFET.
Благодаря оптимизации конструкции и технологического процесса нанолист может прослужить дольше, чем предполагалось, что избавит от необходимости использования сращивания, КФЭТ или других материалов-кандидатов. Фактически, нанолистовые ФЭТ могут стать последним типом транзисторов.
Тем не менее, вилочные пластины и CFETS демонстрируют большой потенциал. Обе технологии отличаются от существующих GAAS, в которых используются разные устройства для nFET и pFET.
Исследователи Imec являются новаторами технологии Forksheet FET, в которой два нанолистовых FET расположены рядом друг с другом на одном устройстве. Один нанолистовой ФЭТ (три штуки) состоит из pFET, а другой нанолистовой (три штуки) — из nFET. Диэлектрическая перегородка отделяет nFET от pFET.
«Вы можете расширить пространство от N до P между NMOS-приборами и PMOS-приборами в стандартных ячейках, чтобы создать большую ширину активного устройства», — говорит Шри Самаведам, старший вице-президент Imec по КМОП-технологиям. «Это дает гораздо большую эффективную ширину при той же занимаемой площади по сравнению с нанолистами, а также меньшую паразитную емкость, что дает преимущество в производительности примерно на 10% по сравнению с нанолистами».
Недавно Intel опубликовала работу о CFETS с листами шириной 13 нм и расстоянием между ними 9 нм. «Этот метод сочетает в себе превосходное статическое электричество и возможность значительно уменьшить размер ячеек», — говорит Си Хуанг из Intel.
В CFET существует два различных процесса — монолитный и последовательный. Оба они сложны, и не все процессы и инструменты сегодня коммерчески доступны. Их разработка требует больших затрат.
Монолитный подход предполагает использование более сложных КМОП-процессов. «Монолитный подход к созданию CFET предполагает создание NMOS- и PMOS-приборов на одном кристалле», — говорит Самаведам из Imec. «Активная область и затвор обоих приборов выравниваются самостоятельно. Этот процесс требует нескольких этапов обработки с высоким аспектным отношением, таких как осаждение и травление. Это требует разработки».
При последовательном подходе NMOS- и PMOS-транзисторы обрабатываются на отдельных микросхемах, а затем соединяются. «При последовательном подходе к созданию CFET NMOS- и PMOS-приборы могут быть сформированы на отдельных пластинах, что позволяет оптимизировать их по отдельности, как при использовании различных материалов каналов или ориентации подложек», — говорит Самаведам. «Сложность заключается в том, что активная область и затвор не являются самосогласованными. Это требует высокоточного выравнивания и склеивания верхней и нижней пластин, а также новой интеграции для соединения верхней и нижней решеток устройства. Поскольку каждое устройство изготавливается отдельно, последовательные CFETS требуют дополнительных технологических операций».
Выбор отдаленного будущего
В течение многих лет в отрасли ведутся исследования по созданию двухмерных материальных ТЭЗ. Эти устройства пока находятся на стадии разработки и могут появиться после 2030 года, когда они станут коммерчески жизнеспособными.
Двумерный ФЭТ похож на нанолистовой ФЭТ. Основное отличие заключается в том, что каналы выполнены на основе дисульфидов переходных металлов (TMD), таких как дисульфид молибдена (MoS 2), селенит вольфрама (WSe 2) и других. TMD позволяет создавать более тонкие каналы для масштабирования длины затвора и высокой подвижности каналов.
На сайте IEDM Intel описывает различные двумерные FET, в том числе наноленточные FET с длиной затвора 5 нм. В другом примере Intel описывает PMOS-прибор, в котором используется тонкая пленка WSe 2 для достижения подпорогового размаха 141 мВ/дек.
Самаведам из Imec рассказал о проблемах, стоящих перед 2D FETS. «Этим материалам еще предстоит решить ряд фундаментальных материальных проблем, таких как уменьшение дефектов, вариабельность, улучшение подвижности каналов, формирование контактов с низким сопротивлением, легирование и формирование масштабных диэлектриков затвора».
О дистрибьюторе электронных компонентов FAST TURN CHIP
FAST TURN CHIP — контрактный производитель электронной продукции B2B, имеющий ряд точек закупки электронных компонентов. Мы можем найти и приобрести гибридные электронные компоненты и ик по конкурентным ценам для удовлетворения потребностей заказчика. Какие бы компоненты вам ни понадобились, сколько бы их ни было, вы можете приобрести их у Cocreate по разумной цене и с отслеживаемым качеством.
ST Спотовый запас :
Для получения коммерческого предложения, пожалуйста, обращайтесь: Мисс Хуанг 15018735409
Сайт компании: https://fastturnchip.cn/
